韩媒最新报导指出,高带宽记忆体(HBM)的一大演进趋势是堆叠层数的增加,在目前的HBM4世代主流堆叠层数是12/16。 JEDEC 在制定 HBM4 规范时已放宽一次堆栈高度限制,从 720μm 提升到 775μm。
根据《ZDNET Korea》与《ETNEWS》报导,面对下一代堆叠可达20层的HBM,行业正考虑进一步放宽高度限制至800μm,甚至更多。
若想在现有的775μm内,以现有堆叠容纳20层DRAM,则须对DRAM晶圆进行大幅减薄,这将增加晶圆损坏的风险,进一步降低HBM良率。
报导指出,削减整体堆栈厚度另一方向是降低两层DRAM间距,这需要从键合方面着手。 目前被用于 NAND 闪存的混合 (铜) 键合可大幅度降低间距,但其技术难度极高的同时,也需要大量的设备投资。 若高度限制被放宽,混合键合的导入也将被延后。
《ZDNET Korea》还提供另一个视角,台积电在先进封装领域占据主导地位,对标准的制定也有很大话语权,而台积电推动的3D先进封装技术SoIC会导致与HBM堆栈配套的XPU复合体增高,这为HBM「长高」提供了天然裕量。













